Mentor Questa Formal详尽地解决传统方法难以完成的验证任务来提高验证效率和设计质量，并且不需要正式或基于断言的验证经验。属性是通过自动 RTL 设计分析和设计意图的高级规范的组合来综合的。然后使用形式分析引擎详尽地验证生成的属性。包括静态和条件连接检查、安全路径完整性检查、不可达代码识别、X 状态传播、状态空间分析和寄存器验证。此外，Questa 顺序逻辑等效检查 (SLEC) 应用程序使用形式化方法在输入之间进行详尽的比较，以揭示时钟门控、ECO 集成、重新流水线或故障缓解逻辑中可能出现的任何行为差异。是针对特定验证任务量身定制的正式应用程序是这些工作的最佳工具
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2021.1新功能
版本中的主要新功能2021.x版本与2020.x系列版本相比有显着的增强和变化。
1、新的Tcl命令
-cdc提升约束-用于更改指定CDC约束的提升属性的新指令。
-重置检查首选项隔离-为隔离策略设置首选项的新指令。
2、新的复位检查方案/检查
-reset_as_data-异步设置或复位信号连接到数据引脚。
3、新的Lint检查
-case_small-case语句的case项较少。
-评论密度_低-设计文件的注释密度小于指定的限制。
-func_arg_array_constrained-函数参数是一个受约束的数组。
-module_has_multi_clks-多个顺序块使用相同的时钟。
-net_decl_with_assign-net在同一个语句中声明和赋值
-package_disallowed-不允许使用指定的包。
-package_name_not_standard-包名不遵循标准命名规则。
-pragma_disallowed-不允许使用指定的pragma。
-reg_reset_value_disallowed-寄存器被分配了一个复位值，这是不允许的。
-sync_control_is_internal-内部生成同步控制信号。
软件功能
1、复杂验证挑战的详尽解决方案
即使是最精心设计的测试平台也本质上是不完整的，因为受约束的随机方法不能适用于所有极端情况。不幸的是，即使在实现了100%的功能覆盖之后，仍然存在隐藏在无法想象的状态空间中的令人瞩目的错误。
Questa®正式应用程序根据给定的一组属性静态分析设计的行为；然后以广度优先搜索的方式详尽地探索所有可能的输入序列。这揭示了使用基于仿真的方法可能会遗漏或无法找到的设计错误。
2、自动化正式申请
Questa Formal Apps通过详尽地解决传统方法难以完成的验证任务来提高验证效率和设计质量，并且不需要正式或基于断言的验证经验。
属性是通过自动RTL设计分析和设计意图的高级规范的组合来综合的。然后使用形式分析引擎详尽地验证生成的属性。
Questa Formal App套件包括用于处理以下任务的应用程序：静态和条件连接检查、安全路径完整性检查、不可达代码识别、X状态传播、状态空间分析和寄存器验证。
此外，Questa顺序逻辑等效检查(SLEC)应用程序使用形式化方法在输入之间进行详尽的比较，以揭示时钟门控、ECO集成、重新流水线或故障缓解逻辑中可能出现的任何行为差异。
3、模型检查和验证IP
在交互式形式模型检查中，用户编写断言（测试）、假设（约束）和覆盖率的属性，然后运行Questa PropCheck以揭示规范和DUT之间的任何差异。PropCheck支持深度状态空间分析的高级方法；例如，抽象、分解、假设保证、目标发布和航点。模型检查还可以解决接口协议、功能覆盖、控制逻辑、数据完整性和硅后调试等问题，这些问题共同为设计提供最详尽的分析。形式优化的验证IP可用于流行的标准协议。
4、企业验证平台的组成部分
Enterprise Verification Platform基于多项强大的技术，转变了验证方式，显着提高了生产力并更有效地管理资源。与Questa共享通用语言前端并利用IEEE标准统一覆盖数据库(UCDB)，Questa Formal解决方案与仿真和Veloce®emulation紧密集成，共享通用功能，例如验证管理、编译器、调试器和SystemVerilog语言支持、Verilog、VHDL、UPF等。这使用户能够为工作选择最佳应用程序或工具，然后结合所有分析技术的结果来动态跟踪进度