Vivado Design Suite HLx Edition为主流系统和平台设计人员带来超高生产力。可用于创建并扩展部署系统平台。完美代替传统的设计开发过程，高级设计方法允许设计人员花更多时间和精力来设计增值逻辑，花较少的时间进行调试。该设计流程与RTL设计流程相比能将设计周期缩短15倍。使用旨在为用户提供强大的一体化加速设计功能和工具，轻松加速高层次设计，加速验证和加速实现性能，轻松在低、中档产品中实现高达3速度级性能优势，在高端产品中实现35%功耗优势。实现新一代平台设计自动化，利用C/C++编程差异化逻辑，并可进行图形化系统组装，因此提供了一款全新超高生产力设计方法。快速开发复杂智能系统所需的自动化程度要高于RTL设计。可将设计创建与验证速度加快15倍。HLX还进一步完善了赛灵思专为软件和系统工程师量身定制的SDx开发环境（SDSoC、SDAccel 和SDNet）。HLx方法可实现平台设计的自动化创建，而SDx系列开发环境能用C、C++、OpenCL或用于数据包处理的新兴P4语言对此类平台进行软件定义编程。HLx和SDx代表了赛灵思设计实现解决方案的新时代，为用户借助基于Zymg SoC、MPSoC、ASIC级FPGA和3DIC等All Programmable器件的终端产品优化定制硬件开发更智能、互联互通的差异化系统提供强大支持。
功能特色
1、基于C语言的设计和加速复用
典型系统设计从系统的软件模型开始。无论针对信息娱乐、游戏、通信还是医疗领域，大部分产品都从软件模型或原型设计开始。该模型随后会分配到硬件和嵌人式软件团队。硬件设计团队的任务是选择一个满足系统要求的RTL微架构。
可编程器件（如FPGA）的最大优势是能够创建针对任何特定应用而优化的自定义硬件。因此，最终产品的性能功耗比相对分布式处理器系统上运行的纯软件程序要高出几个数量级。
Vivado 高层次综合（HLS）编译器提供一个类似适用于处理器编译器的编程环境。主要区别在于VivadoHLS可将C代码编译到最优化的RTL微架构中，而处理器编译器生成的汇编代码需要在固定GHz速率的处理器架构上执行。
系统架构师、软件程序员或硬件工程师可以使用Vivado HLS创建吞吐量、功耗和时延优化的自定义硬件。这样能为计算、存储或网络在内的任何应用实现最佳的高性能、低功耗或低成本系统。
Vivado HLS允许在根据设计要求探索多种微架构之后将C/C++规范直接综合为VHDL或VerilogRTL，从而加速设计实现与验证。在该层次执行功能仿真，速度比VHDL或Verilog仿真提高几个数量级。例如，对于视频运动估算算法，C输入到Vivado HLS这种方式能够在10秒内执行10帧视频数据，而对应的RTL模型处理同样的10帧视频则需要大概两天时间才能完成。
结合Vivado IP集成器，Vivado HLS能让设计人员和系统架构师更快速、更可靠地交付高质量的设计。
2、Vivado HLS提供更快的IP创建途径：
·算法描述抽象化、数据类型说明（整型、定点或浮点）和接口（FIFO、AXI4、AXI4-Lite、AXI4-Stream）。
·基于指令的架构感知型综合技术能够快速交付设计方案，并在性能、功耗和面积利用率方面赶超手动编码RTL方案。
·利用C/C++测试平台仿真、自动VHDL或Verilog仿真以及测试平台生成功能实现加速验证
·支持多种语言（C、C++、OpenCL、Systemc），拥有业界最广的语言覆盖范围
·自动使用赛灵思片上存储器层级、数字信号处理计算元件和浮点库
3、特定领域专用软件库
支持的函数库包括Math、DSP、视频以及针对高性能低功耗实现方案的线性代数库。为了处理FFT和滤波器这样的复杂内核，HLS还集成了优化的LogiCORETMIPFFT和FIR编译器，以获得最高质量结果。为实现特定领域加速，赛灵思联盟成员还提供OpenCV、BLAS、机器学习等多种函数库。如需了解更多信息，敬请访问：http://china.xilinx.com/HLS
4、完整IP子系统的复用
赛灵思及其联盟合作伙伴拥有丰富的知识产权（IP）库，有助于将产品快速推向市场。IP经过严格的测试与验证，以确保一次性成功。
除了IP核库以外，我们还提供可提升生产力的解决方案。
赛灵思的全新LOgiCOREIP子系统是一种高度可配置的、专为特定市场量身定制的构建模块，其集成了多个不同的IP核，包括数据移动器、软件驱动程序、设计范例和多种测试平台。Vivado 设计套件提供用于以太网、PCIe、HDMI、视频处理、图像传感器处理和OTN开发的最新IP子系统。例如，AXI-4PCIe子系统利用PCIe、DMA、AXI-4互连等多个IP核，并提供将在处理器系统中使用的必要的软件协议栈。
所有IP子系统都采用AMBAAXIW4互连协议、IEEEP1735加密和XDC设计约束等行业标准，可与用户和赛灵思联盟成员提供的封装IP实现互操作，从而加速集成。
5、集成自动化
Vivado 设计套件利用Vivado IP集成器——业界首款即插即用型系统集成设计环境——打破了RTL设计生产力记录。
Vivado IP集成器能生成到开发板接口的自定义连接，从而实现快速平台创建。它还能将高度并存的C/C++生成函数汇编到一个平台上。
Vivado IP集成器提供基于Tcl的图形化自动构建校正设计开发流程。该流程提供具有器件和平台感知的互动环境，支持关键接口的智能自动连接、一键式子系统生成、实时DRC、以及接口更换通知，同时还具备强大的调试功能。
设计人员在构建功能间的连接时需处理“接口”而非“信号”级抽象，因此能极大提高生产力。尽管IPI采用业界标准AXI4，但也支持其他接口，而且用户可定义自己的定制接口以加大灵活性。
凭借开放式行业IP标准，Vivado设计套件使第三方厂商能够向开发人员提供自己的IP系列，这样开发人员现在能够利用Vivado IPI将IP进行集成。用户还可以将 Vivado HLS或System Generator for DSP与Vivado IP封装器结合使用把自己的RTL或C/C++/Systemc和MATLAB@/Simulink算法打包到IP Catalog中。
6、加速收敛
Vivado设计套件通过每天交付更多设计结果，以及帮助减少所需的设计迭代次数，加速实现过程。共享的可扩展数据模型在编译时间和内存空间占用方面都是无可匹敌的，而且能够对功耗、时序和资源利用率等关键设计指标进行早期分析。凭借这些设计指标，可以在设计流程早期阶段对设计和工具设置进行修改，因为修改得越早，迭代速度就越快而且对系统性能的影响也更大。
使用高级设计方法，能够在C/C++层面将迭代推得更高，实现更快速且影响更大的迭代，其影响和必要性远远大于最后的布局布线收敛迭代。
7、平台创建与复用
Vivado设计套件不仅具有器件感知，而且还具备目标平台感知，支持Zyng@Soc和MPSoC，以及ASIC级FPGA和3DIC开发板与套件。由于具备目标平台感知，因此Vivado能配置和使用特定开发板的设计规则检查，以确保快速构建出可用的系统。
例如，选择Zyng-7000All Programmable SoCZC702评估套件，并在IPI中例化一个Zymq处理系统，Vivado 便可为处理系统预先配置正确的外设、驱动程序和存储器映射，以支持该单板。平台设计人员现在可以针对双核ARM@处理系统和高性能FPGA逻辑更快识别、复用和集成软硬件IP。
用户可利用一系列对话框方便地指定处理系统与逻辑之间的接口。接口可自动生成，并针对性能或面积进行优化，然后，用户可利用Vivado HLS添加自己的算法，或使用Vivado IPCatalog完成设计。