Cadence CONFORMAL提供领先的设计验证技术和工具，为了缩短整体设计周期时间并最大程度地减少硅片重新设计，设计人员需要经过生产验证的验证工具。Encounter Conformal验证技术为等效性检查、时序约束管理、时钟域交叉同步检查、功能工程变更单(ECO)的分析和生成以及低功耗设计优化和验证提供了最全面和值得信赖的解决方案。优化泄漏和动态功耗有助于设计人员降低能耗并降低封装成本。虽然先进的低功耗方法——例如静态和动态电压和频率缩放、电源门控和状态保持——提供了额外的节能，但它们也使验证任务复杂化。由于在综合和物理实现期间将大部分低功耗功能引入门网表，验证的复杂性被放大。大多数基于仿真的验证发生在RTL。由于当今设计的规模和复杂性，全芯片、门级仿真既不是用于验证当今设计逻辑功能的实用方法，也不是可扩展的方法。Encounter Conformal Low Power解决了这些挑战。它结合了经过验证的等效性检查、结构和功能检查以及形式化技术，以实现全芯片、低功耗优化和验证。Encounter Conformal Low Power可用于XL和GXL产品
功能特色
1、Conformal Smart LEC
主要优势
与现有解决方案相比，使用相同的计算资源平均提高4倍的运行时间
自适应证明技术消除了验证策略的手动迭代
大规模并行、可扩展的架构支持分布式处理，可提供超过20倍的运行时间改进
随着芯片功能的快速增长，设计尺寸也在增加。此外，随着高级节点逻辑综合的最新进展，设计人员积极推动综合以实现功耗、性能和面积(PPA)目标。这些在设计尺寸和复杂性方面的进步给当今的等效性检查证明方法带来了压力，并可能导致较长的RTL到门运行时间，有时还会导致不确定的结果。等效检查是数字流片流程中的关键步骤，Conformal Smart Logic等效检查器(LEC)解决方案解决了这些问题。
主要特点
大规模并行架构自动对设计进行分区，在多台机器和CPU之间分配形式证明策略，并且可以无缝扩展到100个CPU以提高运行时间。这个过程对用户是完全透明的，不需要手动配置。
自适应证明技术以最少的用户努力找到了确定性证明的最快解决方案。它分析每个分区并确定最佳形式算法以最小化运行时间并避免证明超时-特别是在具有复杂行为数据路径组件的设计中。
借助自适应验证技术和可扩展的大规模并行架构，设计人员有可能将其运行时间提高20倍以上。
2、Conformal Equivalence Checker
主要优势
以比传统门级仿真快数倍的速度彻底验证数百万门ASIC和FPGA
通过独立的验证技术降低遗漏关键错误的风险
在整个设计流程中实现更快、更准确的错误检测和纠正
将等效性检查功能扩展到复杂的数据路径并缩小RTL到布局的验证差距（XL配置）
确保RTL模型执行与在硅上实现的相应晶体管电路相同的功能（GXL配置）
该部分Cadence的安全解决方案提供自动化的安全验证机制
Cadence®Conformal®等效检查器(EC)可以在不使用测试向量的情况下验证和调试数百万门设计。它为验证SoC设计（从RTL到最终LVS网表(SPICE)）以及FPGA设计提供了业界唯一的完整等效性检查解决方案。Cadence Conformal EC使设计人员能够验证最广泛的电路，包括复杂的算术逻辑、数据路径、存储器和自定义逻辑。
Conformal EC已经在数以千计的流片中得到证明，是业界支持最广泛的独立等效性检查产品。与任何其他形式验证技术相比，它在更多的物理设计收敛产品、高级综合软件、ASIC库和IP核上得到了生产验证。
3、Conformal Constraint Designer
主要优势
确保时序约束正确且完整
通过检查块级和顶级约束的创建和集成的综合分析环境缩短设计周期
验证CDC是否具有适当的同步器，可通过FIFO管理器轻松可视化
Cadence®Conformal®Constraint Designer提供了一个完整而有效的路径来开发和管理约束和时钟域交叉(CDC)，确保它们从RTL到布局在功能上都是正确的。通过快速准确地查明实际设计问题、提供更高质量的时序约束以及查找时钟域同步器的问题，该解决方案可帮助您缩短整体设计周期时间并提高复杂SoC设计中的硅片质量。
使用Conformal Constraint Designer，您可以通过约束的正式验证来降低重新设计的风险。由于该解决方案可以快速将失败的时序路径验证为功能错误，因此可以加快时序收敛的收敛速度。它还可以使用SDC顾问轻松创建初始约束。
4、Conformal ECO Designer
主要优势
通过最大限度地减少人工干预和消除耗时的迭代，提供更快的周转时间
通过量化设计人员的意图，对ECO可行性进行早期评估
实施通常不会手动尝试的复杂ECO
Cadence®Conformal®ECO Designer使您能够为掩模前和掩模后布局实施RTL工程变更单(ECO)，并提供早期ECO原型设计功能，以推动关键的“是/否”项目决策。
ECO有多种实现方式，从在设计中添加或删除逻辑到更细微的更改，例如清理路由以确保信号完整性。所有ECO都专注于尽快将产品推向市场，同时将正确性和进度风险降至最低。ECO可能是高压力、长时间工作和不确定性的时期。即使在网表中实现了逻辑更改，掩膜上也可能没有足够的备用门来实现更改。
特征
使前端设计人员能够快速实施ECO，从而允许更早的网表切换以进行实施
提高设计人员的工作效率并提供使用纯金属层进行ECO的灵活性，从而降低制造成本并推动更快的设计收敛到流片
通过使用抽象技术以比传统门级仿真更快的速度验证数百万门设计，显着减少了验证时间
通过独立的验证技术降低遗漏关键错误的风险
5、Conformal Low Power
主要优势
通过提供完整的验证范围来降低硅片重新旋转的风险
在设计周期的早期检测低功耗实现错误
比传统的门级仿真更快地验证数百万门设计
使用低功耗等效检查缩小RTL到布局的验证差距
通过独立的验证技术降低遗漏关键错误的风险
无需成为电源格式专家，即可创建和集成电源意图
Cadence®Conformal®低功耗支持在设计环境中创建和验证功耗意图。Conformal技术将低功耗等效性检查与结构和功能检查相结合，以实现对高能效设计的全芯片验证。
针对泄漏和动态功率优化设计有助于设计人员降低能耗和封装成本。这些先进的低功耗设计方法还会使验证任务复杂化，从而在综合和物理实现过程中引入风险。
全芯片、门级仿真不是验证当今大型复杂设计的实用或可扩展方法。保形低功耗使设计人员能够创建功耗意图，然后验证和调试数百万门设计，而无需模拟测试向量。它将低功耗结构和功能检查与世界一流的等效检查相结合，以提供卓越的性能、容量和易用性。